数字电视条件接收系统的加扰算法芯片设计

›› 2010, Vol. 32 ›› Issue (6): 756-758.

数字电视条件接收系统的加扰算法芯片设计

周智辉1 吴明赞1 张燕1 陈晓宁2

1.南京理工大学自动化学院，南京 210094；2.解放军理工大学工程兵工程学院，南京 210007

出版日期:2010-12-25 发布日期:2011-12-07

Online:2010-12-25 Published:2011-12-07

摘要/Abstract

摘要： 简要介绍了DVB数字视频广播条件接收系统中通用加扰算法的原理。基于Altera公司StratixII系列的FPGA，底层各模块采用硬件描述语言（VerilongHDL）进行描述，顶层采用原理图设计的方式，设计出采用DVB通用加扰算法的加扰器。利用QuartusII7.2进行编译、仿真，从对编译及各模块的仿真结果分析，块加密模块与流加密模块的最高时钟频率分别达到229.89 MHz与331.27 MHz，达到了设计要求。最后在FPGA上测试表明：本设计可以应用于实际TS流的加扰。

关键词: 通用加扰算法, 数字电视, FPGA, 芯片

周智辉吴明赞张燕陈晓宁. 数字电视条件接收系统的加扰算法芯片设计[J]. , 2010, 32(6): 756-758.

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